Estructura interna los dispositivos lógicos programables

RAM

Existen dos tipos de memoria RAM: la SRAM y la DRAM.

La RAM Dinámica necesita actualizarse miles de veces por segundo, y se compone de celdas conformadas por flp-flops construida generalmente por transistores.

La SRAM Estática no necesita actualizarse, se compone de celdas de memoria construidas con condensadores, este tipo de memoria es de fabricación más sencillas

ROM - PROM

La memoria PROM está formada por un arreglo de no programable de compuertas AND conectada como decodificador y un arreglo programables OR

Consiste en una  matriz de puertas AND fija  seguida de una  matriz de puertas OR programables . La matriz de puertas AND se utiliza como decodificador de direcciones que selecciona la ubicación de la dirección correspondiente en función de la dirección de entrada que se le proporciona. Los datos se almacenan en la matriz de puertas OR. Contiene fusibles programables, que pueden quemarse dependiendo de los valores de los datos que se vayan a almacenar.

Memoria Flash

Este tipo también está compuesta por celdas, que en este caso las celdas de memoria se encuentran constituidas por un transistor MOS de puerta apilada, el cual se forma con una puerta de control y una puerta aislada.

Estructura Interna de una PLA:

La estructura PLA de dos entradas se puede utilizar para realizar dos puertas lógicas de entrada. Para eso, se queman los fusibles que no son necesarios para realizar esa función lógica particular. Por ejemplo, la  puerta XOR  realizada mediante un dispositivo lógico programable se muestra a continuación.

El arreglo lógico programable (PLA) es un PLD formado por un arreglo AND y un arreglo OR, ambos programables.

Estructura Interna PAL:

El PAL se encuentra formado por los arreglos AND programable y OR fijo conlógica de salida

El  dispositivo  lógico de matriz programable más simple con solo dos entradas. Las entradas invertidas y no invertidas (cuatro entradas) se conectan al Y a través de fusibles. La salida del Y se conecta directamente a la puerta OR. Se puede realizar cualquier función lógica de dos entradas usando este dispositivo quemando los fusibles no deseados en la entrada de cada puerta AND.

Estructura Interna GAL:

El GAL se encuentra formado por los arreglos AND programable y OR fijo con lógica de salida.

Un  dispositivo GAL o  Generic Array Logic consta de una  matriz PAL reprogramable  y una celda de salida programable. GAL es una forma mejorada de PAL que utiliza celdas CMOS borrables eléctricamente en lugar de fusibles. Por lo tanto, la matriz AND de GAL se puede reprogramar varias veces a diferencia de los dispositivos PAL programables de una sola vez. La matriz AND va seguida de la matriz OR fija (dentro de la celda de salida), que se utiliza para sumar todos los términos mínimos de la salida AND. Aquí se muestra el diagrama de bloques de un dispositivo GA

Macrocélula lógica de salida

Otra característica adicional de GAL es que también tiene una lógica de salida reprogramable llamada OLMC (macrocélula lógica de salida). La estructura interna de una celda de salida se muestra a continuación.

Estructura Interna CPLD:

Cada bloque funcional (FB) en el CPLD contiene una matriz AND / OR reprogramable junto con un banco de macrocélulas. Como se muestra en la figura, está conectado al mundo externo a través de los bloques de E /S. Todo el dispositivo contiene miles adecenas de miles de  Puertas lógica. Por lo tanto, se pueden implementar diseños más complejos.

CPLD se define como la red de  PLD  que están conectados entre sí a través de una matriz de conmutación.  Aquí se muestra el diagrama de bloques general de un  CPLD . La matriz de interconexión global, como se muestra en la figura, es reconfigurable por lo que podemos cambiar las conexiones entre los Bloques Funcionales en función de nuestro requerimiento.

FPGA

Los bloques lógicos en la FPGA se utilizan para implementar subfunciones. Cualquier tipo de circuito de función lógica (tanto combinatoria como secuencial) se puede implementar utilizando un bloque lógico. Por lo tanto, los bloques lógicos se denominan comúnmente bloques lógicos configurables (CLB). Un bloque lógico básico contiene

• Tabla de búsqueda (LUT) : para implementar las funciones lógicas combinacionales.

• Registro ( flip flop D ) : para almacenar la salida de la tabla de búsqueda.

• Multiplexor : para seleccionar la salida de la LUT. 

Estructura Interna:

Cada bloque lógico de un FPGA tiene un pequeño número de entradas y salidas.

Referencias 

• David G. Maxinez, J. A. (2002). VHDL el arte de programar sistemas Digitales. Mexico:Compañia Editoial Continental

• Programmable Logic Device (PLD) | VLSI Tutorials | Mepits. (2014, 11 marzo). Mepits. Recuperado 11 de noviembre de 2021, de https://www.mepits.com/tutorial/80/vlsi/programmable-logic-device-pldStephen